Cel kształcenia i wykaz literatury

Główny cel kształcenia: Student uzyskuje podstawą wiedzę o projektowaniu systemów cyfrowych z wykorzystaniem struktur FPGA

Ogólne informacje o zajęciach:

Materiały dydaktyczne: dostępne na stronie http://zh.kia.prz.edu.pl

Wykaz literatury, wymaganej do zaliczenia zajęć

Literatura wykorzystywana podczas zajęć wykładowych

1	Thomas D. E., Moorby P. R	The Verilog Hardware Desciption Language	Kluwer Academic Publishers.	2002
2	Hajduk Z.	Wprowadznie do jęyka Verilog	Wydawnictwo BTC.	2009
3	Ramachandran S.	Digital VLSI Systems Design – A Design Manual for Implementation of Projects on FPGAs and ASICs using Verilog HDL	Springer.	2007

Literatura wykorzystywana podczas zajęć ćwiczeniowych/laboratoryjnych/innych

1

Hajduk Z.

Wprowadznie do jęyka Verilog

Wydawnictwo BTC.

2009

Literatura do samodzielnego studiowania

1	Wrona W.	Język Verilog w projektowaniu układów cyfrowych	Wydawnictwo Skalmierski.	2009
2	Łuba T. (red.), Rawski M., Tomaszewicz P., Zbierzchowski B.	Synteza układów cyfrowych	Wydawnictwa Komunikacji i Łączności.	2003
3	Majewski J., Zbysiński P.	Układy FPGA w praktyce	Wydawnictwo BTC.	2007
4	Chu P. P	FPGA Prototyping by Verilog Examples	John Wiley & Sons,.	2008

Wymagania wstępne w kategorii wiedzy/umiejętności/kompetencji społecznych

Wymagania formalne:

Wymagania wstępne w kategorii Wiedzy: Podstawy techniki cyfrowej

Wymagania wstępne w kategorii Umiejętności: Programowanie w języku C

Wymagania wstępne w kategorii Kompetencji społecznych: Umiejętność pracy w zespole

Efekty kształcenia dla zajęć

MEK	Student, który zaliczył zajęcia	Formy zajęć/metody dydaktyczne prowadzące do osiągnięcia danego efektu kształcenia	Metody weryfikacji każdego z wymienionych efektów kształcenia	Związki z KEK	Związki z PRK
01	Zna podstawowe sposoby opisu układów kombinacyjnych i sekwencyjnych w języku opisu sprzętu Verilog	wykład, laboratorium, projekt zespołowy	egzamin cz. pisemna, kolokwium	K_W15+++ K_W19++	P6S_WG
02	Potrafi dokonać analizy i syntezy w strukturach FPGA prostych układów kombinacyjnych i sekwencyjnych	wykład, laboratorium, projekt zespołowy	egzamin cz. pisemna, kolokwium, obserwacja wykonawstwa	K_W15++ K_W19++ K_U26+++	P6S_UW P6S_WG
03	Potrafi dokonać implentacji w strukturach FPGA, wybranego "miękkiego" mikrokontrolera	wykład, laboratorium, projekt zespołowy	obserwacja wykonawstwa	K_U30++ K_K01+ K_K04++	P6S_KK P6S_KR P6S_UW

Uwaga: W zależności od sytuacji epidemicznej, jeżeli nie będzie możliwości weryfikacji osiągniętych efektów uczenia się określonych w programie studiów w sposób stacjonarny w szczególności zaliczenia i egzaminy kończące określone zajęcia będą mogły się odbywać przy użyciu środków komunikacji elektronicznej (w sposób zdalny).

Treści kształcenia dla zajęć

Sem.	TK	Treści kształcenia	Realizowane na	MEK
6	TK01	Wprowadzenie do języka Verilog	W01	MEK01 MEK02
6	TK02	Wstęp do symulacji układów cyfrowych	W02	MEK01 MEK03
6	TK03	Opis układów kombinacyjnych	W03	MEK01 MEK02
6	TK04	Opis układów sekwencyjnych oraz specyfikacja procesów współbieżnych	W04	MEK01 MEK03
6	TK05	Przykłady projektowania i implementacji w FPGA wybranych systemów cyfrowych	W05	MEK01 MEK03
6	TK06	Mikroprocesory implementowane w FPGA	W06	MEK01 MEK02 MEK03

Nakład pracy studenta

Forma zajęć	Praca przed zajęciami	Udział w zajęciach	Praca po zajęciach
Wykład (sem. 6)		Godziny kontaktowe: 25.00 godz./sem.	Uzupełnienie/studiowanie notatek: 5.00 godz./sem. Studiowanie zalecanej literatury: 15.00 godz./sem.
Laboratorium (sem. 6)	Przygotowanie do laboratorium: 15.00 godz./sem. Przygotowanie do kolokwium: 6.00 godz./sem.	Godziny kontaktowe: 30.00 godz./sem.	Dokończenia/wykonanie sprawozdania: 5.00 godz./sem.
Projekt/Seminarium (sem. 6)		Godziny kontaktowe: 15.00 godz./sem..	Wykonanie projektu/dokumentacji/raportu: 15.00 godz./sem. Przygotowanie do prezentacji: 2.00 godz./sem.
Konsultacje (sem. 6)	Przygotowanie do konsultacji: 2.00 godz./sem.	Udział w konsultacjach: 4.00 godz./sem.
Egzamin (sem. 6)	Przygotowanie do egzaminu: 8.00 godz./sem.	Egzamin pisemny: 2.00 godz./sem.

Sposób wystawiania ocen składowych zajęć i oceny końcowej

Forma zajęć	Sposób wystawiania oceny podsumowującej
Wykład
Laboratorium	Zaliczenie praktyczne i pisemne
Projekt/Seminarium	Ocena sposobu realizacji projektu
Ocena końcowa	Egzamin pisemny

Przykładowe zadania

Wymagane podczas egzaminu/zaliczenia
(-)

Realizowane podczas zajęć ćwiczeniowych/laboratoryjnych/projektowych
(-)

Inne
(-)

Czy podczas egzaminu/zaliczenia student ma możliwość korzystania z materiałów pomocniczych : nie

Treści zajęć powiazane są z prowadzonymi badaniami naukowymi: tak

1	G. Dec; Z. Hajduk	Very High Accuracy Hyperbolic Tangent Function Implementation in FPGAs	2023
2	Z. Hajduk	IEC61131-3 Instruction List Language Processor for FPGAs	2023
3	L. Gniewek; Z. Hajduk; J. Kluska; T. Żabiński	FPGA-Embedded Anomaly Detection System for Milling Process	2021
4	Z. Hajduk	Generator liczb prawdziwie losowych oraz sposób generowania liczb prawdziwie losowych z wykorzystaniem tego generatora liczb prawdziwie losowych	2021
5	Z. Hajduk	Oscylator, zwłaszcza dla generatorów liczb losowych	2021
6	Z. Hajduk; J. Wojtowicz	FPGA Implementation of Fuzzy Interpreted Petri Net	2020
7	Z. Hajduk	Generator liczb prawdziwie losowych oraz sposób generowania liczb prawdziwie losowych z wykorzystaniem tego generatora liczb prawdziwie losowych	2019
8	Z. Hajduk	Oscylator, zwłaszcza dla generatorów liczb losowych	2019